產業消息 intel 製程 半導體 RibbonFET PowerVIA 減材釕 Intel晶圓代工宣布未來節點互聯微縮技術突破，新材料、先進封裝提升電晶體容量與晶片對晶片速度 Intel晶圓代工於2024年IEEE國際電子元件會議(IEDM)宣布多項突破性進展，其中透過使用新材料減材釕使電晶體容量得以提升25%，並透過先進封裝的異質整合方式使晶片對晶片的吞吐量提高100%，此外為了進一步推動GAA(環繞式閘極)微縮，Intel晶圓代工同步展示矽RibbonFET CMOS及微縮2D FET閘極氧化物模組成果。 Intel晶圓代工希冀藉展示這些技術進一步實現半導體產業於2030年在單晶片容納1兆電晶體的願景。Intel強調半導體需透過新材料提升如PowerVia晶片背部供電解決方案的效益，並緩解互聯密度與持續微縮的壓力，Intel晶圓代工已設立多項途徑解決銅電晶體與未 Chevelle.fu 4 個月前
產業消息 intel 製程 電晶體 Foveros PowerVIA Intel於IEDM展示結合PowerVia背面供電與直接背部接觸的3D堆疊CMOS，將應用於未來製程節點 Intel於2023年IEEE國際電子元件會議(IEDM)由研究人員展示結合直接背部接觸與晶片背面供電(PowerVIA)的3D堆疊CMOS的進展，並分享PowerVia技術的研發突破，同時也是市場首次於12吋晶圓(300mm)而非透過封裝方式展示整合矽電晶體與氮化鉀(GaN)電晶體的大規模IC；Intel展示的創新技術預計應用未來製程節點，希冀在融入多項先進技術，實現單一封裝達1兆個電晶體的願景。 Intel近期公布的製程藍圖強調Intel持續於微縮技術創新，包括PowerVia晶片背部供電、用於先進封裝的玻璃基板與Foveros Direct封裝等，這些技術將陸續於2030年投產；在IED Chevelle.fu 1 年前
產業消息 intel AI gaudi 半導體 Xeon Scalable 加速器 封裝技術 Pat Gelsinger Intel 20A 小晶片 Intel 18A RibbonFET 生成式AI Core Ultra PowerVIA Intel執行長Pat Gelsinger親臨台灣主持Intel Innovation主題演講鞏固台灣夥伴關係，以Centrino時刻形容對現今AI產業的興奮 Intel在2023年11月7日於台灣舉辦Intel Innovation Taiwan，並由執行長Pat Gelsinger親自主持主題演講，聚焦Intel開發者策略、即將推出的新一代產品、先進製程與封裝等，同時以AI的Centrino Time(Centrino時刻)形容對以生成式AI與大型語言模型驅動的新世代AI來臨，並多次強調台灣產業鏈的重要。Pat Gelsinger開場前亦與多家台灣長期夥伴擁抱與握手，向台灣ICT產業夥伴固樁與信心喊話的意義相當明確。 ▲活動開始前 Pat Gelsinger與多家台灣夥伴交談、握手與擁抱 ▲Steve Long的暖場聚焦在AI無所不在 ▲強調台灣 Chevelle.fu 1 年前
產業消息 英特爾開發者論壇 intel 台積電 Chiplet Intel 3 Intel 20A Arrow Lake UCIe 小晶片 Intel 18A RibbonFET PowerVIA Intel Innovation 2023 ： Intel 展示結合 Intel 3 晶粒與台積電 N3E 晶粒的 UCIe 小晶片樣品，展現 UCIe 驅動的開放標準小晶片生態鏈 小晶片 Chiplet 與多元晶圓代工是現在晶片產業的新趨勢，借助小晶片技術能夠降低設計複雜度、提升生產良率具備更高的設計彈性，當小晶片結合多元晶圓代工則可因應製造成本、技術等由合適的晶圓廠生產晶粒，然而要提升小晶片設計的彈性，就需透過通用協定使不同的晶粒得以順利溝通，是故 Chiplet Interconnect Express ( UCIe ) 通用協定也順應而生； Intel 在 2023 Intel Innovation 展示新一代 Intel 3 製程的同時，由執行長 Pat Gelsinger 展示一顆以 UCIe 結合 Intel 3 製程晶粒與台積電 N3E 製程晶粒的測試晶片 Chevelle.fu 1 年前
產業消息 製程 半導體 Intel 20A 晶圓 Intel 18A RibbonFET PowerVIA Intel PowerVia 晶圓背部供電將為 2024 年 20A 製程一環，實現超過 90% 單元利用率 Intel 將在 6 月 11 日起於日本京都的 VLSI 大會展示 PowerVia 晶圓背面供電技術，並進一步透過兩篇論文介紹 PowerVia ，也是目前第一家實作晶圓背部供電的公司；借助將電源迴路轉移至京元背面解決訊號相互干擾問題，成為提升晶片互連的關鍵新技術， PowerVia 更使得單元利用率超過 90% ，進一步提升效能與效率； Intel 預計於 2024 年的 Intel 20A 製程後導入 PowerVia ，並與 RibbonFET 環繞式閘極技術同時成為 20A 製程以及下一代 18A 製程的一部分。 PowerVia 的概念是打破現行晶圓將包括供電、訊號的佈線全部位於 Chevelle.fu 1 年前
科技應用 intel PowerVIA Intel PowerVia 技術在類產品測試中達到 90% 單元利用率 Intel在其20A製程中的PowerVia供電設計已在類產品測試晶片實作中達到超過90%的單元利用率，該技術利用EUV微影設計規則，提高了單元密度並降低成本。 先前說明將用於Intel 20A (埃米)製程的RibbonFET電晶體技術與PowerVia供電設計，Intel稍早說明在類產品測試晶片實作中，PowerVia供電設計實現超過90%的單元利用率。 PowerVia供電設計是將電源迴路移到晶圓背面，藉此解決晶片面積持續微縮情況下的電路連接瓶頸，而此次測試更實現超過90%的單元利用率，讓晶片設計人員能夠在產品中提升效能和效率。 而此次測試更利用EUV (極紫外光)微影設計規則，並且在晶 Mash Yang 1 年前
產業消息 intel 處理器 電晶體 Intel 4 Intel 20A 晶圓 Intel 18A RibbonFET PowerVIA Intel 將在 VLSI 展示 PowerVIA 背面供電的全 E Core 實作，能提升能源效率、提高 5% 時脈 Intel 在 2021 年 7 月除了公布全新的電晶體架構 RibbonFET 以外，也宣布獨創的背面供電技術 PowerVIA ，透過將供電架構自晶圓正面佈線轉移到背面進行直接供電，將晶圓上部全部用於訊號傳輸，結果即是使電晶體開關速度增加，同時能夠在更小的面積占用實現與多鰭片設計同等的驅動電流；在 IEEE 舉辦的 VLSI 2023 研討會前夕， Intel 將展示 PowerVIA 的實作。 #VLSI2023 Highlight paper T1-1 “E-Core Implementation in Intel 4 with PowerVia (Backside Pow Chevelle.fu 1 年前
