Intel於IEDM展示結合PowerVia背面供電與直接背部接觸的3D堆疊CMOS，將應用於未來製程節點

Intel於2023年IEEE國際電子元件會議(IEDM)由研究人員展示結合直接背部接觸與晶片背面供電(PowerVIA)的3D堆疊CMOS的進展，並分享PowerVia技術的研發突破，同時也是市場首次於12吋晶圓(300mm)而非透過封裝方式展示整合矽電晶體與氮化鉀(GaN)電晶體的大規模IC；Intel展示的創新技術預計應用未來製程節點，希冀在融入多項先進技術，實現單一封裝達1兆個電晶體的願景。

Intel近期公布的製程藍圖強調Intel持續於微縮技術創新，包括PowerVia晶片背部供電、用於先進封裝的玻璃基板與Foveros Direct封裝等，這些技術將陸續於2030年投產；在IEDM 2023大會，Intel展示透過全新方式於矽晶片配置更多的電晶體，並提供更高的性能；研究人員確立如何透過有效堆疊電晶體、持續達成微縮關鍵研發領域，並結合背部供電、背部接觸等技術推動電晶體架構技術。

▲Intel此次展示的製程與封裝技術將預計於2030年前陸續落實，並藉此實現單一封裝1億個電晶體的目標

Intel在IEDM 2023展示的成果是於小至60nm的微縮閘極間距垂直堆疊互補場效電晶體(CFET)，利用堆疊電晶體減少元件占用面積，實現效能最佳化在結合背部供電、背部直接接觸等技術，以環繞式閘極場效應電晶體(Gate-All-Arround FET)展現超越RibbonFET的創新能力。

此外，Intel預計於2024年在下一代製程導入PowerVia背面供電技術，是Intel晶片背面供電的首波成果，同時也在IEDM2023進一步確立PowerVia之外延伸與擴展晶片背部電力傳輸的路徑，此項計畫更強調背部接觸與其他創新的垂直互連使用，實現節省面積的裝置堆疊。

同時Intel進一步延續2022年於建構300mm矽基GaN晶元的可行性，展是一種用於電力傳輸的高效能、大規模積體電路解決方案，並以DrGaN稱之；Intel亦持續推進2D電晶體領域的研發，利用過度金屬二硫化物(TMD)2D通道材料，為縮小電晶體物理閘極長度至10nm以下帶來新機會，Intel在IEDM 2023展示用於CMOS關鍵元件NMOS(n通道金屬氧化物半導體)與PMOS(p通道金屬氧化物半導體)的高遷移率TMD電晶體原型，並成功展示第一個環繞式閘極2D TMD PMOS電晶體，與世界第一個在12吋晶圓製造的2D PMOS電晶體。