Intel在其20A製程中的PowerVia供電設計已在類產品測試晶片實作中達到超過90%的單元利用率，該技術利用EUV微影設計規則，提高了單元密度並降低成本。
先前說明將用於Intel 20A (埃米)製程的RibbonFET電晶體技術與PowerVia供電設計，Intel稍早說明在類產品測試晶片實作中，PowerVia供電設計實現超過90%的單元利用率。
PowerVia供電設計是將電源迴路移到晶圓背面，藉此解決晶片面積持續微縮情況下的電路連接瓶頸，而此次測試更實現超過90%的單元利用率，讓晶片設計人員能夠在產品中提升效能和效率。
而此次測試更利用EUV (極紫外光)微影設計規則，並且在晶片面積上達成超過90%的標準單元利用率，藉此提高單元密度，同時也降低成本。同時，此測試更凸顯平台電壓下降幅度超過30%，以及6%的頻率優勢。
另外，Intel也將針對邏輯單元微縮伴隨的高功率密度，在PowerVia測試晶片達成所需散熱效果。
Intel預計在2024年將PowerVia與RibbonFET環繞式閘極 (gate-all-around)技術用於晶片產品，分別用於Intel 20A和Intel 18A製程技術。
